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Input sampling and buffering control (used by the VPR coprocessor for emulating a QSPI peripheral)
| Bit number | 31 | 30 | 29 | 28 | 27 | 26 | 25 | 24 | 23 | 22 | 21 | 20 | 19 | 18 | 17 | 16 | 15 | 14 | 13 | 12 | 11 | 10 | 9 | 8 | 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 | |||
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
| ID | E | E | E | E | D | C | B | A | A | A | |||||||||||||||||||||||||
| Reset 0x00000000 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | |||
| ID | R/W | Field | Value ID | Value | Description | ||||||||||||||||||||||||||||||
| A |
RW |
RXDELAY |
Delay selection |
||||||||||||||||||||||||||||||||
| B |
RW |
SCKEN |
Enable SCK |
||||||||||||||||||||||||||||||||
|
Disabled |
0 |
Delay chain is reset and delayed sampling is disabled |
|||||||||||||||||||||||||||||||||
|
Enabled |
1 |
Delay chain and delayed sampling is active |
|||||||||||||||||||||||||||||||||
| C |
RW |
SCKPHASE |
SCK phase |
||||||||||||||||||||||||||||||||
|
Inverted |
0 |
Invert SCK phase |
|||||||||||||||||||||||||||||||||
|
NonInverted |
1 |
Non-inverted SCK phase |
|||||||||||||||||||||||||||||||||
| D |
RW |
CSNEN |
Enable CSN synchronization of sampling |
||||||||||||||||||||||||||||||||
|
Enabled |
0 |
Delay chain is reset on active edge of CSN |
|||||||||||||||||||||||||||||||||
|
Disabled |
1 |
Delay chain is not reset on active edge of CSN |
|||||||||||||||||||||||||||||||||
| E |
RW |
DATAENABLE |
Enable delayed sampling |
||||||||||||||||||||||||||||||||
|
Disabled |
0 |
Delayed sampling is disabled |
|||||||||||||||||||||||||||||||||
|
Enabled |
0xF |
Delayed sampling is enabled |
|||||||||||||||||||||||||||||||||